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logic synthesis tool中文是什么意思
- 中文翻譯
- 造句
- 邏輯綜合工具
- logic synthesis 邏輯合成; 邏輯綜合
- synthesis, logic 邏輯合成
- synthesis of threshold logic 閾邏輯綜合
- threshold logic synthesis 閾邏輯綜合
- for synthesis 合成用
- synthesis n. (pl. -ses ) 綜合，【化學(xué)】合成；【邏輯學(xué)】綜合(法)；【語言學(xué)】綜合(性)；語詞的合成；【醫(yī)學(xué)】接合；【物理學(xué)】合成綜合。
- -logic -logic, -logical 〔構(gòu)成與 -logy 結(jié)尾的名詞相應(yīng)的形容詞〕表示“…學(xué)的”： biological, philological.
- and logic “與”邏輯
- logic n. 1.邏輯，理論學(xué)。 2.推理[方法]；邏輯性，條理性。 3. 威力，壓力，強(qiáng)制(力)。 deductive [inductive] logic演繹[歸納]邏輯。 dialectical logic辯證邏輯。 formal logic形式邏輯。 a gangster logic強(qiáng)盜邏輯，惡徒的歪理[言行]。 mathematical logic數(shù)理邏輯。 pure logic純粹邏輯。 He is not governed by logic. 他沒有邏輯性。 That is not logic. 那不合邏輯。 the irresistible logic of facts 事實(shí)的不可抗拒的威力。 the logic of events [war] 事件[戰(zhàn)爭(zhēng)]的強(qiáng)制力。 His logic is shaky. 他的推理站不住腳。 chop logic 詭辯。
- logic-and 邏輯“與”
- or logic 或邏輯
- by tool 通過刀具
- it tool 信息科技工具
- tool n. 1.工具，用具，器具；【機(jī)械工程】刀具；工具母機(jī) (＝machine tool)。 2.爪牙，傀儡，走狗；〔美俚〕扒手。 3.【裝釘】壓印機(jī)。 4.〔pl.〕〔美俚〕刀叉(等)。 Books are the tools of a scholar. 書籍是學(xué)者的工具。 tool steel 工具鋼。 a broad tool (石工的)寬刃鑿。 an edge(d) tool 刀。 literary tools 文具。 a poor tool不行的工人。 throw down one's tools＝down tools 罷工。 vt.,vi. 1.用工具加工，用工具制造，用鑿刀修整(石頭)；【裝訂】壓印。 2.〔英口〕開車；乘車；〔美俚〕閑逛，閑蕩。 Let me tool you down to the station. 我用車送你上車站吧。 blind tooling 【印刷】(硬封面上的)本色壓印。
- abiotic synthesis 非生物合成
- active synthesis 有源綜合
- additive synthesis 附加合成
- admittance synthesis 導(dǎo)納綜合
- alfene synthesis 鋁烯合成法
- alfol synthesis 鋁醇合成法
- alternative synthesis 別種合成法
- amidine synthesis 脒合成
- ammonia synthesis 氨的合成; 氨合成法; 合成氨
- analog synthesis 模擬綜合
- analysis and synthesis 分析和綜合; 分析與綜合
- This design for mvbc system adopts top-down eda common design flow . circuit design adopts veriloghdl coding description . function simulation and timing verification adopt simulation tool vcs of synopsys inc, the logic synthesis tool and fpga programming tool adopt the quartus ii of altera inc, and the fpga advice stratix ii ep2s15
該mvbc系統(tǒng)設(shè)計(jì)采用業(yè)界通用的自上而下的eda設(shè)計(jì)方法,電路邏輯實(shí)現(xiàn)采用veriloghdl硬件語言描述,功能和時(shí)序驗(yàn)證的動(dòng)態(tài)仿真采用synopsys公司的vcs,而邏輯綜合與fpga實(shí)現(xiàn)采用altera公司的集成開發(fā)環(huán)境quartusii軟件以及stratixiiep2s15的fpga器件。
- logic synthesis toolとは意味：論理合成｛ろんり ごうせい｝ツール
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